DDR存储器的主要优势就是能够同时在时钟循环的上升和下降沿提取数据，从而把给定时钟频率的数据速率提高1倍。例如，在DDR200器件中，数据传输频率为200 MHz，而总线速度则为100 MHz。

　　DDR1、DDR2和DDR3存储器的电压分别为2.5、1.8和1.5V，因此与采用3.3V的正常SDRAM芯片组相比，它们在电源管理中产生的热量更少，效率更高。

　　延时性是DDR存储器的另一特性。存储器延时性可通过一系列数字体现，如用于DDR1的2-3-2-6-T1、3-4-4-8或2-2-2-5。这些数字表明存储器进行某一操作所需的时钟脉冲数，数字越小，存储越快。

　　这些数字代表的操作如下：CL- tRCD – tRP – tRAS – CMD。要理解它们，您必须牢记存储器被内部组织为一个矩阵，数据保存在行和列的交叉点。

　　CL：列地址选通脉冲（CAS）延迟，是从处理器发出数据内存请求到存储器返回内存间的时间。

　　tRCD：行地址选通脉冲（RAS）到CAS的延迟，是激活行（RAS）和激活列（CAS）间的时间，其中，数据保存在矩阵中。

　　tRP：RAS预充电时间，是禁用数据行接入和开始另一行数据接入间的时间。

　　tRAS：激活预充电延时，是在启动下一次存储器接入前存储器必须等待的时间。

　　CMD：命令速率是存储芯片激活和向存储器发送个命令间的时间。有时，该值不会公布。它通常是T1（1个时钟速度）或T2（2个时钟速度）。

　　表1是在当今计算机中可以发现的RAM存储器芯片组的时钟和传输速率的比较，包括SDR、DDR、DDR2和未来的DDR3模块。

　　目前，有三代DDR存储器：

　　DDR1存储器，400 MHz速率时钟和64位（8字节）数据总线，现正逐渐过时，且不再批量生产。这一技术正采用新方式来实现RAM存储器的更快速度/数据速率。

　　DDR2技术正以400 MHz至800 MHz的数据速率和64位（8字节）数据总线代替DDR。RAM制造商目前正大量生产的DDR2存储器与上一代DDR存储器不能物理兼容。

　　DDR3技术拾起的正是DDR2遗忘的技术（800 Mbps带宽），并使速度达到1.6 Gbps。ELPIDA已宣布的一个芯片包含高达512兆的DDR3 SDRAM，8.75 ns（CL7延迟）的列存取时间以及1.6 GHz时1.6 Gbps的数据传输速率。与DDR2存储器相比，1.5V DDR3电压电平还更省电。更有趣的是，在更低的1.36V上，DDR3 RAM在具有CL6延迟（总CAS时间为8.4 ns）的1.333 GHz（DDR3-1333）上运行正常，这可与目前最快DDR2存储器的CAS时间相媲美。

　　图显示DDR2/DDR3存储器类型的片内终结器（ODT）与DDR1母板终结的比较，这也是为什么前两个类型与DDR1器件不能物理兼容的主要原因。

　　图：DDR-I与DDR-II的终结差异

　　DDR1存储器有一个推拉输出缓冲器，而输入接收器是一个需要参考偏移中点VREF的微分级。因此，它要求一个能够供应和汲取电流的输入电压终结。这一特性把DDR VTT从出现在计算机母板上的其他终结区分开来。由于其正轨终结，连接CPU与存储器通道控制中心（MCH）的前置系统总线（FSB）终结只需要接收功能。因此，这种DDR VTT终结不会重新使用或调节以前的VTT终结架构，而要求新设计。图显示DDR1存储器的典型电源管理配置。

　　在驱动芯片组的任何输出缓冲器和存储器模块上的相应输入接收器之间，您必须终结电阻器RT和RS的路由痕迹（如图）。所有抗阻，包括输出缓冲器，每条终结线路都可以供应或汲取±16.2 mA的电流（根据2000年6月的JESD79修订，这比以前的值±15.2 mA大）。对于那些在发射器和接收器间有较长追踪长度的系统来说，可能必须在两端终结线路，从而把电流提高一倍。

　　图：DDR电源管理

　　VTT和VDDQ的峰值和平均电流消耗是正确确定我们电源系统规模的两个参数。要发现终结电压的峰值功率要求，我们必须决定存储器系统中的总线路。

　　几乎每一个电子设备，从智能手机到服务器，都使用了某种形式的RAM存储器。尽管闪存NAND继续流行(由于各式各样的消费电子产品的流行)，由于SDRAM为相对较低的每比特成本提供了速度和存储很好的结合，SDRAM仍然是大多数计算机以及基于计算机产品的主流存储器技术。DDR是双数据速率的SDRAM内存，已经成为今天存储器技术的选择。DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。

　　随着时钟速率和数据传输速率不断增加和性能的提高，设计工程师必须保证系统的性能指标，或确保系统内部存储器和存储器控制设备的互操作性，存储器子系统的模拟信号完整性已成为设计工程师越来越多重点考虑的问题。许多性能问题，甚至在协议层发现的问题，也可以追溯到信号完整性问题上。因此，存储器的模拟信号完整性验证已经成为很多电子设计验证关键的一步。

　　JEDEC(电子工程设计发展联合协会)已经明确规定存储设备详细测试要求，需要对抖动、定时和电气信号质量进行验证。测试参数：如时钟抖动、建立和保持时间、信号的过冲、信号的下冲、过渡电压等列入了JEDEC为存储器技术制定的测试规范。但执行规范里的这些测试是一个很大的挑战，因为进行这些测试很可能是一个复杂而又耗时的任务。拥有正确的工具和技术，可以减少测试时间，并确保最准确的测试结果。在本应用文章中，我们将讨论针对存储器测试的解决方案，这个方案能够帮助工程师战胜挑战和简化验证过程。

　　信号的获取和探测

　　存储器验证的个难点问题是如何探测并采集必要的信号。JEDEC标准规定的测试应在存储器元件的BGA(球栅阵列结构的PCB)上。而FBGA封装组件包括一个焊球连接阵列(这是出于实际目的)，无法进入连接，如何进行存储器的探测呢？

　　一种解决方案是在PCB布线过程中设计测试点，或探测存储器元件板的背面的过孔。虽然这些测试点没有严格在“存储器元件附近”，PCB走线长度一般都比较短，对信号衰减的影响很小。当使用这种方法探测时，信号完整性通常是相当不错的，可以进行电气特性的验证。

　　图1 DDR3双列直插内存模块(DIMM)“背面”的测试点

　　对于这种类型应用，可以使用手持探头，但是在多个探头前端和测试点同时保持良好的电接触非常困难。

　　考虑到有些JEDEC的测量要求三个或更多的测试点，加上其他信号如芯片选择信号、RAS和CAS可能需要确定存储器状态，许多工程师常常选择使用焊接式探头进行连接。

　　泰克公司开发了一种专为这种类型的应用设计的探测解决方案。P7500系列探头有4～20GHz的带宽，是存储器验证应用的选择。图2说明了几个可用的P7500系列探头前端之一，这种探头非常适合存储器验证的应用。这些微波同轴”前端在需要多个探测前端进行焊接情况时提供了有效的解决方案，同时提供的信号保真度和4GHz带宽，足已满足存储器DDR3@1600MT/s的测试需求。

　　图2 P7500系列微波同轴探头焊接到DIMM上

　　P7500系列探头针对存储器测试应用的另一个优点是泰克专有的TriMode(三态)功能。这种独特的功能允许探头不但可以测试+和-差分信号，又可以测试单端信号。使用探头前端的三个焊接连接，用户就可以使用探头上控制按钮或在示波器菜单来对差分和单端探测模式之间进行切换。使用焊接探头的+连接到单端数据或地址线，使用焊接探头的-连接到另一相邻线。然后用户可以使用一个探头，通过两个单端测量模式之间切换，很容易地测量其中任何两个信号。

　　图3 P7500三态前端连接

　　然而，很多情况下通过背面过孔探测信号可能不是一种好的选择。使用嵌入式存储器设计，存储器元件背面可能没有可用的板上空间。甚至很多标准的DIMM，在板的两面都有存储器元件，以增加存储密度。这种情况下，测试工程师怎样才能探测到测试点呢？

　　幸运的是，即使这样情况，现在也有探测解决方案。泰克公司与Nexus科技公司合作开发了所有标准DDR3和DDR2存储器设备转接板内插板组件。这些转接板内插板使用插槽代替存储器元件连接到被测设备。在转接板有探测的测试点，然后对齐到插槽上的位置。存储器元件再插到转接板上。图4是这种“连接”的示意图。

　　图4 DDR转接板内插板组件

　　Nexus转接独特的特点是使用专有插座和保留了每一个焊料的组成部分。这使得更换转接板和存储器元件时不需要重新焊接，从而增加了灵活性，同时也降低了由于多次焊接操作带来不稳定的电气连接的风险。

　　转接板内插板嵌入了小型隔离电阻，尽可能接近存储器的BGA焊盘。这些电阻与P7500系列探头前端电网络完全匹配，确保良好的信号保真度。

　　执行JEDEC一致性测试

　　如前所述，JEDEC规范为存储器技术的一致性测试制定了具体的测试技术。这些测试包括参数测试，例如，时钟抖动、建立和保持时间、过渡电压、信号过冲和下冲、斜率，以及其他电信号质量测试。这些指定的测试项目不仅多，而且使用通用的测试工具，测试非常复杂。

　　以斜率测量为例，在数据、选通信号、控制信号上必须测量斜率，然后斜率用于计算调整，如建立和保持定时测量通过/失败的极限测试。然而，如何进行斜率测量的细节是取决于被测信号的。

　　由于JEDEC指定测量方法、参考电平、合格/不合格极限测试等的复杂性，如果有一个应用程序对DDR测试制定测量工具，那么，使用这样的实用工具，就可以确保测量的正确配置和消除许多时间的设置。

　　DDR分析软件

　　泰克实时示波器中的选件DDRA（DPO的泰克实时示波器/DSA70000系列，MSO70000系列，DPO7000系列）是一个软件工具，用于DDR设备测试设置和自动化测试。DDRA提供的符合JEDEC规范的广大的测量设置，但对于非标准设备或系统工程，用户也可以选择自定义多个设置完成测量任务。目前此软件选件支持六种不同的DDR技术：DDR、DDR2、DDR3、LPDDR、LPDDR2和GDDR3。

　　选件DDRA连同泰克示波器上的另外两个软件：搜索&标记（选件ASM，上面已描述）和DPOJET抖动和眼图分析工具，这三个工具结合在一起使用，建立了一个强大、灵活且易使用的DDR测试和调试套件。

　　DDRA菜单界面有五个步骤，这五个步骤通过选择过程引导用户。在这里，用户选择DDR类型进行测试（DDR、DDR2等）和存储器的速度等级。这个例子中，下拉选择框显示了覆盖所有的DDR标准测试，也可以对速率达到1600MT/s的DDR3进行测试。除了默认选择，用户可以输入用户自定义速度设置，使得软件容易适应未来技术发展。一旦DDR类型和数据速率被选中，DDRA自动配置用于测量正确电压参考。这里会再次出现“用户定义”设置，允许用户不用JEDEC的默认值和输入用户自定义的Vdd和Vref值（如果需要）。

　　图5 DDRA结果界面显示了两个结果图

　　第2步允许用户选择执行哪个测量。可用的测量通过下拉菜单选择，这些选项根据信号和探测连接。例如，时钟的测量都归入一个“时钟”下拉菜单中。读测量、写测量和地址/命令测量都被分到各自的下拉菜单。

　　DDRA菜单界面的步骤3、4和5将引导用户对所需的信号进行探测，并提供自定义或调整参数的设置（如测量参考电平）。

　　一旦设置完成，用户选择运行或），示波器将采集感兴趣的信号，识别和标记数据突发（如果需要）。使用默认的记录长度，示波器通常会采集大约1000UI时间间隔，对采集波形的所有的有效边缘进行测量。软件会自动生成眼图、DQ和DQS重叠显示。在DDRA“结果”面板中显示所有测量结果的统计值、指标极限值、合格/不合格结果和其他数据。还可以生成打印报告，也可以选择保存波形数据进行测量。

　　数字和模拟联合观测

　　如前所述，有很多方法去探测DDR信号，从转接内插板到焊接探头的前端。首先需要监测多路数字信号，然后发现信号完整性问题，再增加一个探头查看其模拟信号的波形，这就是所谓的“双探测“，这是一个常见的调试方法。这种探测方法会影响被测信号的阻抗，同时使用两个探头会增加信号的负载效应，使信号的上升时间和下降时间、幅度和噪声性能变差。

　　图6 iCapture结构

　　图7 iCapture显示了芯片选择线的模拟和数字联合观测

　　MSO70000的iCapture功能可以看到时间相关的数字和模拟信号，避免了双探头探测的额外负载电容和建立时间。16个数字通道中的任一通道的信号可以切换到示波器的模拟信号采集来观测，从而提供一个时域相关的数字和模拟信号同时观测。图7显示了验证GDDR5的设计中片选线的一个简单例子。在采集数字信号时，这可以帮助确保正确的逻辑门限电平，或验证信号完整性更准确。

　　总结

　　在本应用文章中，描述了与DDR相关的许多测试挑战，并提出了验证和调试存储器设计的工具。