异或门电路即，有2个输入端、1个输出端。当2个输入端中只有一个是高电平时，输出则为高电平；当输入端都是低电平或都是高电平时，输出才是低电平。
1、电路结构是两寄存器中间夹着组合逻辑，这样可以剔除组合逻辑的毛刺。但是仔细想一想觉得有点可怕，可能有时钟恰好采到毛刺的情况吗？在现实中都是按照时钟来给出数据的，经过组合电路后有了组合电路的延迟，可能使得寄存器的建立保持时间不足，产生亚稳态问题吗？
例如，时钟控制的两个输入通过异或门后结果再被触发器锁存，锁存器的时钟同输入的时钟。
2、对上面例子中的情况异或门产生的毛刺应该采取什么办法清除？
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