MCIMX508CVM8B

●MMU，L1指令缓存和L1数据缓存

●统一的二级缓存

●内核的800MHz或1GHz目标频率(包括NEON，VFPv3和L1缓存)

●支持VFPv3的NEON协处理器(SIMD媒体处理体系结构)和矢量浮点(VFP-Lite)协处理器内存系统由以下组件组成：

●1级缓存：

• 指令(32KB)

• 数据(32KB)

●2级缓存：

• 统一的指令和数据(256KB)

●2级(内部)内存：

• 引导ROM，包括HAB(96KB)

• 内部多媒体/共享的快速访问RAM(128KB)

●外部存储器接口：

• 16/32位DDR2-533，LPDDR2-533或LPDDR1-400，总计2GB

• 8位NAND SLC/MLC闪存，具有高达100MHz的同步时钟速率和高达32位的硬件ECC(块大小为1KB)

• 具有专用16位多路复用模式接口的16/32位NOR闪存。I/O复用逻辑在系统引导时选择EIMv2端口作为主要复用。

• 16位PSRAM，蜂窝RAM

• 受管理的NAND，包括4.4版之前的eMMCi.MX50引入了下一代系统总线架构体系结构，该体系结构聚合了各种子系统总线和主控器，以访问系统外围设备和内存。

●各种总线系统和组件如下：

●64位AXI架构(266MHz)

• 该总线结构是SoC的中央总线聚合点。

• 提供对SoC中所有从设备目标的访问：

• ROM(ROMCP)

• 片上RAM(OCRAM)

• 外部DRAM(DRAMMC)

• 外部静态RAM(EIM)

• 中断控制器(TZIC)

• 解码到AHBMAX交叉开关第二级AHB结构中。

• 向系统中的以下主机提供仲裁：

• ARM CPU复合体

• 像素处理管线(ePXP)

• 电泳显示控制器(EPDC)

• eLCDIF LCD显示控制器

• DCP加密引擎

• BCH ECC引擎

• MAX AHB横杆

• GPU 2D

• SDMA

• USBOH1(USBOTG和主机控制器复合体)

• FEC以太网控制器

• ●MAXAHB交叉开关(133MHz)

• 这将连接系统中的各个AHB总线子段，并提供解码为以下从站：

• IP总线1(66MHz)

• 该总线段包含可由ARM内核访问且不具有DMA功能的外围设备

• IP总线2(66MHz)

• 该总线段包含可由ARM内核访问且不具有DMA功能的外围设备

• APBHDMA桥(133MHz)

• APBHDMA桥是MAX的主存储器，用于其存储器侧DMA操作。APBH总线是AMBAAPB从总线，可通过外围设备访问i.MX50上的许多高速IP模块

●IP总线3(66MHz)

• 该第三外围总线网段包含可由ARM内核和SDMA访问的外围设备，因此容纳了具有DMA功能的外围设备。ARMCPU可以通过IP总线1和SPBA访问IP总线3。

●服务质量控制器(QoSC)

• 这提供了软性和动态仲裁/优先级控制。QoSC与关键的显示模块(例如eLCDIF和EPDC)协同工作，可基于实时指标提供动态优先级控制。i.MX50利用专用的硬件加速器来实现最新的多媒体性能。硬件加速器的使用可提供高性能和低功耗，同时将CPU内核释放给其他任务。i.MX50包含以下硬件加速器：

●GPU2Dv1

• 2D图形加速器，OpenVG1.1、200Mpix/s的性能