时间：2023/8/1 11:21:02
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产品型号 | 5AGTFC7H3F35I3N |
描述 | 集成电路FPGA 544 I/O 1152FBGA |
分类 | 集成电路(IC)，嵌入式-FPGA(现场可编程门阵列) |
制造商 | 英特尔 |
系列 | Arria V GT |
打包 | 托盘 |
零件状态 | 过时的 |
电压-电源 | 1.12V?1.18V |
工作温度 | -40°C?100°C(TJ) |
包装/箱 | 1152-BBGA，FCBGA裸露焊盘 |
供应商设备包装 | 1152-FBGA(35x35) |
基本零件号 | 5AGTFC7 |
5AGTFC7H3F35I3N
可编程逻辑类型 | 现场可编程门阵列 |
符合REACH | 是 |
符合欧盟RoHS | 是 |
状态 | 转移 |
最大时钟频率 | 670.0兆赫 |
JESD-30代码 | S-PBGA-B1152 |
JESD-609代码 | 1号 |
总RAM位 | 15470592 |
输入数量 | 544.0 |
逻辑单元数 | 242000.0 |
输出数量 | 544.0 |
端子数 | 1152 |
峰值回流温度(℃) | 未标明 |
电源 | 1.15,1.2 / 3.3,2.5 |
资格状态 | 不合格 |
座高 | 2.7毫米 |
子类别 | 现场可编程门阵列 |
电源电压标称 | 1.15伏 |
最小供电电压 | 1.12伏 |
最大电源电压 | 1.18伏 |
安装类型 | 表面贴装 |
技术 | CMOS |
终端完成 | 锡/银/铜(Sn / Ag / Cu) |
终端表格 | 球 |
端子间距 | 1.0毫米 |
终端位置 | 底部 |
时间@峰值回流温度最大值(秒) | 未标明 |
长度 | 35.0毫米 |
宽度 | 35.0毫米 |
包装主体材料 | 塑料/环氧树脂 |
包装代码 | BGA |
包装等效代码 | BGA1152,34X34,40 |
包装形状 | 广场 |
包装形式 | 网格阵列 |
制造商包装说明 | 符合RoHS标准，FBGA-1152 |
无铅状态/ RoHS状态 | 无铅/符合RoHS |
水分敏感性水平(MSL) | 3(168小时) |
?技术
?台积电的28纳米制程技术
—Arria V GX，GT，SX和ST — 28纳米低功耗(28LP)工艺
—Arria V GZ—28纳米高性能(28HP)工艺
?同类产品中最低的静态功率(在典型条件下，在85°C结时，对于500K逻辑元件(LE)而言，小于1.2 W)
?0.85 V，1.1 V或1.15 V内核标称电压
? 打包
?热复合倒装芯片BGA封装
?具有相同封装尺寸的多种设备密度，可在不同设备密度之间无缝迁移
?含铅，无铅(无铅)和符合RoHS的选件
?高性能FPGA架构
?具有四个寄存器的增强型8输入ALM
?改进的路由架构可减少拥塞并缩短编译 时间
?内部存储块
?M10K-具有软错误校正码(ECC)的10千(Kb)内存块( 仅限Arria V GX，GT，SX和ST设备)
?M20K-具有硬ECC的20-Kb内存块(仅Arria V GZ设备)
?存储器逻辑阵列模块(MLAB)-640位分布式LUTRAM，您可以在其中 使用多达50%的ALM作为MLAB存储器
?嵌入式硬核IP块
?可变精度DSP
—原生支持多达四个信号处理精度等级
-在同一可变精度DSP模块中，三个9 x 9，两个18 x 18或一个27 x 27乘法器
-使用两个可变精度DSP模块的一个36 x 36乘法器(仅Arria V GZ器件)
—用于脉动有限脉冲响应(FIR)的64位累加器和级联
—嵌入式内部系数存储器
—预加器/减法器，以提高效率
? 内存控制器(仅限Arria V GX，GT，SX和ST)
—DDR3和DDR2
?嵌入式收发器I / O
—自定义实施
-Arria V GX和SX设备-最高6.5536 Gbps
-Arria V GT和ST设备-最高10.3125 Gbps
-Arria V GZ设备-高达12.5 Gbps
— PCIExpress?(PCIe?)Gen2(x1，x2或x4)和Gen1(x1，x2，x4或x8)硬 IP，具有多功能支持，端点和根端口
— PCIe Gen3(x1，x2，x4或x8)支持(仅限Arria V GZ)
— Gbps以太网(GbE)和XAUI物理编码子层(PCS)
—通用公共无线电接口(CPRI)PCS
—千兆级无源光网络(GPON)PCS
— 10 Gbps以太网(10GbE)PCS(仅Arria V GZ)
—串行RapidIO?(SRIO)PCS
—因特拉肯PCS(仅Arria V GZ)
?时钟网络
?高达650 MHz的全球时钟网络
?全局，象限和外围时钟网络
?可以关闭未使用的时钟网络以降低动态功耗
?锁相环(PLL)
?高分辨率小数分频PLL
?精确的时钟合成，时钟延迟补偿和零延迟缓冲 (ZDB)
?整数模式和小数模式
?LC振荡器ATX发送器PLL(仅Arria V GZ)
?FPGA通用I / O (GPIO)
?1.6 Gbps LVDS接收器和发送器
?800 MHz / 1.6 Gbps外部存储器接口
?片内匹配(OCT)
?3.3 V支持
?外部存储器接口
? 低延迟的内存接口
—硬盘控制器-最高1.066 Gbps
—软存储控制器-最高1.6 Gbps
? 低功耗高速串行接口
?600 Mbps至12.5 Gbps集成收发器速度
?6 Gbps时每个通道小于105 mW，10 Gbps时每个通道小于165 mW，12.5 Gbps时每个通道小于170 mW
?发送预加重和接收机均衡
?个别通道的动态部分重新配置
?带有支持9.8304 Gbps CPRI的软PCS的物理介质附件(PMA)(仅限Arria V GT和ST)
?具有支持高达9.8 Gbps CPRI的硬PCS的PMA(仅Arria V GZ)
?支持10GBASE-R和10GBASE-KR的硬PCS(仅Arria V GZ)
? HPS (仅限Arria V SX和ST 设备)
?双核ARM Cortex-A9 MPCore处理器-最高频率高达1.05 GHz，并支持对称和非对称多处理
?接口外围设备— 10/100/1000以太网媒体访问控制(EMAC)，USB 2.0 On-The-GO(OTG)控制器，四路串行外围设备接口(QSPI)闪存控制器，NAND闪存控制器，安全数字/多媒体卡(SD / MMC)控制器，UART，串行外围设备接口(SPI)，I2C接口和多达85个HPS GPIO接口
?系统外围设备-通用定时器，看门狗定时器，直接存储器访问(DMA)控制器，FPGA配置管理器和时钟 和重置管理器
?片上RAM和引导ROM
?HPS-FPGA桥接器-包括FPGA到HPS，HPS到FPGA和轻量级的 HPS到FPGA桥接器，这些桥接器允许FPGA结构发布交易到HPS中的从站，反之亦然
? FPGA到HPS SDRAM控制器子系统—提供与HPS SDRAM控制器的多端口前端(MPFE)的可配置接口
? ARM CoreSight?JTAG调试访问端口，跟踪端口和片上跟踪存储
?配置
?防篡改全面的设计保护，可保护您宝贵的IP投资
?增强的高级加密标准(AES)设计安全功能
?CvP
?FPGA的部分和动态重新配置
?有源串行(AS)x1和x4，无源串行(PS)，JTAG和快速无源并行(FPP)x8，x16和x32(Arria V GZ)配置选项
?远程系统升级
5AGTFC7H3F35I3N符号
5AGTFC7H3F35I3N脚印
